研究解读 · 小互解读

IBM 把芯片做进 0.7 纳米:密度比 2nm 翻倍

实验室已验证可制造;性能 +50%、能效 +70% 是相对 2nm 的预测值,非实测。
nanostack · 3D 往上叠,不是缩平面
招牌图:错位叠放的晶体管层,每层颜色代表可用不同材料 / 示意图,非实物结构
速览
  • IBM 发布全球首个 sub-1nm 芯片技术,节点命名为 0.7 纳米(7 埃)。
  • 指甲盖大小的芯片集成近千亿晶体管,密度约为 2021 年 2nm 芯片的两倍。
  • 核心是新晶体管架构 nanostack:把晶体管 3D 垂直堆叠并错位排布,而不是继续缩小平面尺寸。
  • 已通过功能性 CMOS 反相器等实验室验证可制造;性能 +50% 或能效 +70% 是相对 2nm 的预测值。
  • IBM 称最快 5 年内量产,制程路线图看至少十年微缩。
本文据 IBM 官方新闻稿解读。文中性能/能效提升、量产时间、十年路线图与「全球首个」等为厂商预测或单方数据,第三方暂无独立验证,已在文末逐项标注。

几十年来,芯片提升性能的办法很直接:把晶体管做得更小,同样一块芯片上就能塞下更多,算力和能效跟着往上走。问题是,晶体管尺寸如今已经逼近单个原子的量级,平面上继续缩小越来越接近物理极限,这条老路快走到头了。IBM 这次没有沿着「再缩小」往下走,而是换了一个方向:往上叠。

一句话类比

nanostack 的垂直堆叠,像把一层平房改成错层叠放的多层楼:占地(芯片面积)不变,靠往上叠容纳更多住户(晶体管)。

具体来说,新架构 nanostack 把晶体管沿垂直方向 3D 堆叠并错位排布(IBM 称之为 3D 顺序集成),不再靠缩小平面尺寸、而是靠往上叠来塞进更多晶体管,这是业界第一个三维纳米片(nanosheet)架构。叠起来还带来一个额外好处:每个堆叠层可以用不同的材料组合,让上下层的晶体管各自独立优化性能和功耗。

靠这个结构,IBM 把指甲盖大小的一块芯片塞进了近千亿个晶体管,密度约为它 2021 年那颗 2nm 芯片的两倍,节点命名为 0.7 纳米(也叫 7 埃)。要注意,「0.7 纳米」是制程的世代标记,代表一代制造技术,并不是说晶体管真有 0.7 纳米这个物理尺寸,这一点 IBM 在新闻稿里自己也写明了。目前它处在实验室验证阶段:功能性 CMOS 反相器能正常开关、结构可以被制造出来,还不是已经量产的芯片。

传统 nanosheet · 平面单层 同样的芯片面积 3 个 要更多,只能继续缩小尺寸 nanostack · 3D 垂直堆叠 同样的芯片面积 6 个 往上叠 + 错位,每层可换材料 材料 A 材料 B
同样面积下,平面铺开 vs 垂直叠两层,晶体管数量翻倍 / 密度约 2 倍为 IBM 实测口径,方块数量为示意
sub-1nm 芯片 TEM 剖面
透射电镜(TEM)下的 sub-1nm 芯片结构剖面。来源:IBM Newsroom

关键数据

以下四项为 IBM 公布或已在会议展示的口径。
0.7 nm / 7 埃
节点名称(世代标记,非物理尺寸)
近 1000 亿
指甲盖大小芯片上的晶体管数(IBM 数据)
约 2 倍
密度对比 2021 年 2nm 芯片
40%
SRAM 微缩(VLSI 2026 已展示)
以下为厂商预测或路线图,非实测:
数字含义
+50%性能提升(相对 2nm,预测,与能效二选一)
+70%能效提升(相对 2nm,预测,与性能二选一)
最快 5 年IBM 给出的量产时间(路线图)
至少 10 年制程路线图可继续微缩的时间
IBM sub-1nm 芯片实物
指甲盖大小的 sub-1nm 芯片实物。来源:IBM Newsroom

2nm 对 0.7nm

2nm · 2021
节点2 nm
密度基准
性能基准
能效基准
0.7nm · 2026
节点0.7 nm / 7 埃
密度约 2 倍
性能+50% 预测
能效+70% 预测
密度约 2 倍是实测口径;性能 +50%、能效 +70% 是相对 2nm 的预测值,且二者是「或」的关系,不能同时取最大。

IBM 的制程历程

1960s
早期半导体,IBM 长期主导推动芯片制程
2021
推出全球首个 2nm 节点芯片
2026
发布 0.7nm(7 埃)nanostack,实验室验证可制造(反相器可运行)
+5 年内
IBM 给出的量产时间预测
≥10 年
制程路线图可继续微缩的时间预测
IBM sub-1nm 节点晶圆
IBM sub-1 纳米节点晶圆。相关研发在纽约 Albany 半导体研究中心进行,将引入 ASML 的 High NA EUV 光刻设备。来源:IBM Newsroom

官方确认 vs 外界推测

✓ 官方确认 / 已验证
  • nanostack 经实验室验证可制造:超薄介质键合的 CMOS 集成、双沟道工程能力演示、功能性 CMOS 反相器正常开关。
  • VLSI 2026 上展示 nanostack 实现 SRAM 40% 微缩。
  • 0.7nm(7 埃)节点名称与 nanostack 架构由 IBM 正式公布。
≈ 外界推测 / 单方数据
  • 性能 +50%、能效 +70% 为 projected/up to 的预测值而非实测,且二者是「或」的关系,不能同时取最大。
  • 「近千亿晶体管/指甲盖大小」「密度约两倍」均为 IBM 单方数据,无第三方验证。
  • 「最快 5 年内量产」「至少十年微缩路线」为厂商路线图预测。
  • 「全球首个 sub-1nm」为厂商口径;节点命名本身已是制造世代标记,不代表真实物理尺寸到 0.7 纳米。
如今晶体管的「节点」指的是一代制造技术,而不是某个精确的物理尺寸;IBM 的 0.7 纳米(也叫 7 埃)技术,说明继续微缩依然可行。 IBM Newsroom,2026-06-25 新闻稿
来源:IBM Newsroom《IBM Debuts World's First Sub-1 Nanometer Chip Technology》(2026-06-25)。本文为编译解读,技术注释(如材料图示、世代命名说明)由解读站添加;新闻稿中的性能/能效提升、量产时间、十年路线图及晶体管数量等数据为厂商预测或单方口径,已在「官方确认 vs 外界推测」中逐项标注。所用图片版权归 IBM。